Suite di progettazione Vivado®

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Suite di progettazione Vivado®
Suite di progettazione Vivado®

Xilinx (Irlanda) ha annunciato l'accelerazione della verifica di sistema con la distribuzione della Suite di Progettazione Vivado®, che presenta importanti miglioramenti in termini di produttività per lo sviluppo e la messa a punto di FPGA e SoC Interamente Programmabili. Questa versione include Vivado Lab Edition, il simulatore accelerato Vivado e dei flussi di simulazione di terzi, una funzione interattiva di analisi dell'attraversamento di dominio del clock (CDC) e una funziona avanzata per l'analisi delle prestazioni a livello di sistema con il kit di sviluppo software (SDK) di Xilinx®.

La nuova Vivado Lab Edition
Vivado Lab Edition è un'edizione gratuita e leggera per la programmazione e la ricerca errori della suite di progettazione Vivado. La Lab Edition include il Programmatore Vivado, la Logica Vivado e l'Analizzatore di I/O Seriale, oltre a dei tool per la ricerca errori in memoria. È intesa per l'uso in ambienti di laboratorio in cui non è richiesta la suite di progettazione Vivado con piena funzionalità. Vivado Lab Edition è ridotta del 75 per cento rispetto alla versione completa Vivado Design Edition, il che riduce considerevolmente i tempi di preparazione delle simulazioni e i requisiti sulla memoria di sistema. Per i gruppi di progettazione che richiedono la ricerca errori da remoto o la programmazione attraverso interfaccia Ethernet, la Suite di Progettazione Vivado 2015.1 fornisce anche un server hardware indipendente, che rappresenta meno dell'1 della versione completa Vivado Design Edition.

Il Simulatore Vivado e i Flussi di Simulazione di Terzi
La Suite di Progettazione Vivado 2015.1 presenta anche importanti miglioramenti nei flussi di simulazione che riducono i tempi di compilazione della proprietà intellettuale LogiCORE™ di oltre un fattore 2. Di conseguenza, le prestazioni complessive della simulazione sono più veloci del 20 per cento rispetto alle versioni precedenti. La versione include anche flussi di simulazione completamente integrati con quelli offerti dai membri dell'Alliance Program, Aldec, Cadence Design Systems, Mentor Graphics e Synopsys. "Sfruttando l'infrastruttura di memorizzazione Vivado Tcl di Xilinx, Aldec fornisce ora la piena integrazione per Riviera-PRO e Active-HDL all'interno della Suite di Progettazione Vivado" ha affermato il Dott. Stanley Hyduke, Amministratore Delegato di Aldec. "Questa capacità unica di integrazione comporta uno straordinario vantaggio per i nostri clienti in termini di semplicità d'uso."

Analisi Interattiva dell'Attraversamento di Dominio del Clock
Xilinx ha anche esteso il proprio portafoglio di soluzioni avanzate per la verifica, offrendo una funzione interattiva per l'analisi del CDC. Questa funzionalità aumenta la produttività consentendo la ricerca errori di CDC fin dalle prime fasi di progettazione, riducendo la necessità di cicli di ricerca errori all'interno del sistema. Combinata con le caratteristiche interattive di analisi delle temporizzazioni e di misura della Suite di Progettazione Vivado, la capacità di analisi del CDC fornisce funzionalità potenti di analisi delle temporizzazioni e di ricerca errori, accelerando il time-to-market.

Xilinx Estende il SDK con Funzioni Avanzate di Analisi delle Prestazioni nel Sistema e di Validazione
Per accelerare lo sviluppo del SoC Interamente Programmabile Zynq®-7000, Xilinx ha esteso la propria offerta di tool di analisi e di monitoraggio delle prestazioni del sistema per applicazioni prive di sistema operativo e in ambiente Linux. Il SDK di Xilinx ora offre agli sviluppatori di software embedded la possibilità di analizzare le prestazioni e la banda del proprio progetto SoC, inclusi i principali indicatori di prestazioni per il sottosistema processore (PS) oltre all'analisi della banda fra il PS, la logica programmabile (PL) e le memorie esterne. Sono inoltre forniti, con le schede di valutazione ZC706 e ZC702 basate sul SoC Interamente Programmabile Zynq 7000, diversi progetti per la modellizzazione a livello di sistema che usano i generatori di traffico AXI.

Pubblicato il 30 Giugno 2015 - (173 views)
Xilinx Europe
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